A3R1GE30JBF-8E

Zentel Japan
155-A3R1GE30JBF-8E
A3R1GE30JBF-8E

Fabricante:

Descripción:
DRAM DDR2 1Gb, 128Mx8, 800 at CL5, 1.8V, FBGA-60

Hoja de datos:
Modelo ECAD:
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Disponibilidad

Existencias:
No en existencias
Plazo de entrega de fábrica:
16 Semanas Tiempo estimado de producción de fábrica.
Mínimo: 1   Múltiples: 1
Precio unitario:
S/-.--
Precio ext.:
S/-.--
Est. Tarifa:

Precio (PEN)

Cantidad Precio unitario
Precio ext.
S/14.88 S/14.88
S/13.93 S/139.30
S/13.50 S/337.50
S/13.20 S/660.00
S/12.90 S/1,290.00
S/12.51 S/3,127.50
S/12.30 S/6,150.00
S/12.00 S/12,000.00
S/11.52 S/27,878.40

Atributo del producto Valor de atributo Seleccionar atributo
Zentel Japan
Categoría de producto: DRAM
RoHS:  
SDRAM - DDR2
1 Gbit
8 bit
400 MHz
FPGA-60
128 M x 8
400 ps
1.7 V
1.9 V
0 C
+ 85 C
DDR2
Tray
Marca: Zentel Japan
País de ensamblaje: Not Available
País de difusión: Not Available
País de origen: TW
Sensibles a la humedad: Yes
Estilo de montaje: SMD/SMT
Tipo de producto: DRAM
Cantidad de empaque de fábrica: 2420
Subcategoría: Memory & Data Storage
Corriente de suministro - Máx.: 70 mA
Nombre comercial: Zentel Japan
Peso de la unidad: 158 mg
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Atributos seleccionados: 0

Hoja de datos

USHTS:
8542320032
ECCN:
EAR99

DDR2 SDRAM

Zentel DDR2 SDRAM features a double-data-rate architecture with two data transfers per clock cycle. The high-speed data transfer is realized by the 4 bits prefetch pipelined architecture. A bi-directional differential data strobe (DQS and /DQS) is transmitted/received with data for capturing data at the receiver. DQS is edge-aligned with data for READs; center-aligned with data for WRITEs Differential clock inputs (CK and /CK). The DLL aligns DQ and DQS transitions with CK transitions.

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